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module top;
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reg	[8:0]	A,B;
wire	[8:0]	Z;
JDIFF u0 (A,B,Z);

initial begin
	for(A=9'd0;A<9'h1FF;A=A+9'd1) begin
		for(B=9'd0;B<9'h1FF;B=B+9'd1) begin
			#1;
			$display("%d	%d	%d\n",A,B,Z);
		end
	end
	$finish;
end
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endmodule
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