LogIn E-mail
¼³°èÀ̾߱â
asfifo - Async FIFO
# 47 JMJS    10.4.8 01:21

Async FIFO

module asfifo (cw,cr,rstn,we,di,re,do,full,empty);
parameter DW=1,AW=1;
parameter DEP=1<<AW;

input                        rstn,cw,cr,we,re;
input        [DW-1:0]        di;
output        [DW-1:0]        do;
output                        full,empty;

wire        [AW-1:0]        wc,wc2;
cdc_counter #(AW) uCounter (cw,cr,rstn,we,wc,wc2);

reg        [DW-1:0]        mem[0:DEP-1];

integer i;
always @(posedge cw or negedge rstn) begin
        if(!rstn) for(i=0;i<DEP;i=i+1) mem[i]<={DW{1'b0}};
        else if(we) mem[wc]<=di;
end

reg        [AW-1:0]        rc;
always @(posedge cr or negedge rstn) begin
        if(!rstn) rc<={AW{1'b0}};
        else if(re) rc<=rc+1;
end
assign do=mem[rc];

wire        [AW-1:0]        r_w=rc-wc2;
assign empty = (rc==wc2)? 1'b1:1'b0;
assign full  = (!empty&&(r_w<5))? 1'b1:1'b0;

endmodule

module cdc_counter (clka,clkb,rstn,en,ac,bc);
parameter DW=1;
input                 clka,clkb,rstn,en;
output        [DW-1:0] ac,bc;

reg        [DW-1:0] ac;
reg        [   1:0] ac0;
always @(posedge clka or negedge rstn) begin
        if(!rstn) begin
                ac <=2'd0;
                ac0<=2'd0;
        end
        else if(en) begin
                ac <= ac + 2'd1;
                if(ac[0]) ac0[1]<=~ac0[1];
                else          ac0[0]<=~ac0[0];
        end
end

`ifdef CDC_TEST
wire        [   1:0]  bc1;
cdc_ff #(2) uCDC_FF(clkb,rstn,ac0,bc1);
`else //CDC_TEST
reg        [   1:0]  bc1;
always @(posedge clkb or negedge rstn) begin
        if(!rstn) bc1<=2'd0;
        else          bc1<=ac0;
end
`endif //CDC_TEST

reg        [   1:0] bc2, bc3;
wire        [   1:0] ba={1'b0,(bc2[0]^bc3[0])}+{1'b0,(bc2[1]^bc3[1])};
reg        [DW-1:0] bb;
wire        [DW-1:0] bc=bb+{{DW-2{1'b0}},ba};
always @(posedge clkb or negedge rstn) begin
        if(!rstn) begin
                bb<=2'd0; bc3<=2'd0; bc2<=2'd0;
        end
        else begin
                bb<=bc;   bc3<=bc2;  bc2<=bc1;
        end
end
endmodule

`ifdef CDC_TEST
module cdc_ff (clk,rstn,d,q);
parameter DW=1;
input                clk,rstn;
input        [DW-1:0] d;
output        [DW-1:0] q;

integer i;
reg        [DW-1:0] q;
reg        [DW-1:0] d2;
reg                 x;
always @(posedge clk or negedge rstn) begin
        if(!rstn) begin
                q <=0;
                x  =0;
                d2<=0;
        end
        else begin
                for(i=0;i<DW;i=i+1) begin
                        if(d[i]==d2[i]) q[i]<=d[i];
                        else                q[i]<=x;
                        x=~x+q[i];
                end
                d2<=d;
        end
end
endmodule
`endif //CDC_TEST

÷ºÎÆÄÀÏ: asfifo_100407.tar.gz
°Ô½Ã¹°: 96 °Ç, ÇöÀç: 1 / 1 ÂÊ
¹øÈ£ Á¦       ¸ñ ÀÛ¼ºÀÚ µî·ÏÀÏ ¹æ¹®
98  interface JMJS 25.1.20 67
97  test plusargs value plusargs JMJS 24.9.5 135
96  color text JMJS 24.7.13 142
95  draw_hexa.v JMJS 10.6.17 2346
94  jmjsxram3.v JMJS 10.4.9 2075
93  Verilog document JMJS 11.1.24 2662
92  [verilog]o=(c1)? (c2)? 0:1 : (c3)? 2:3; JMJS 09.3.31 2216
91  [verilog]forever, repeat, strobe, realtime, ... JMJS 09.7.6 3699
90  gtkwave PC version JMJS 09.3.30 2018
89  ncsim option example JMJS 08.12.1 4401
88  [¿µ»ó]keywords for web search JMJS 08.12.1 2020
87  [Verilog]fdisplay fopen fscanf JMJS 11.1.24 6352
86  ncverilog option example JMJS 10.6.8 7826
85  [Verilog]Latch example JMJS 08.12.1 2634
84  Pad verilog example JMJS 01.3.16 4554
83  [ModelSim] vector JMJS 01.3.16 2230
82  RTL Code ºÐ¼®¼ø¼­ JMJS 09.4.29 2525
81  [temp]PIPE JMJS 08.10.2 1889
80  [temp]always-forever ¹«ÇÑ·çÇÁ JMJS 08.10.2 1974
79  YCbCr2RGB.v JMJS 10.5.12 2176
78  [VHDL]rom64x8 JMJS 09.3.27 1788
77  [function]vector_compare JMJS 02.6.19 1745
76  [function]vector2integer JMJS 02.6.19 1811
75  [VHDL]ram8x4x8 JMJS 08.12.1 1702
74  [¿¹]shift JMJS 02.6.19 2048
73  test JMJS 09.7.20 1855
72  test JMJS 09.7.20 1638
71  test JMJS 09.7.20 1570
70  test JMJS 09.7.20 1666
69  test JMJS 09.7.20 1701
68  test JMJS 09.7.20 1634
67  test JMJS 09.7.20 1561
66  test JMJS 09.7.20 1511
65  test JMJS 09.7.20 1632
64  test JMJS 09.7.20 1864
63  test JMJS 09.7.20 1866
62  test JMJS 09.7.20 1785
61  VHDLÀÇ ¿¬»êÀÚ ¿ì¼±¼øÀ§ JMJS 09.7.20 3586
60  test JMJS 09.7.20 1571
59  test JMJS 09.7.20 1657
58  test JMJS 09.7.20 1638
57  test JMJS 09.7.20 1577
56  test JMJS 09.7.20 1626
55  verilog Çаú »ùÇð­ÀÇ JMJS 16.5.30 2242
54  [verilog]create_generated_clock JMJS 15.4.28 2231
53  [Verilog]JDIFF JMJS 14.7.4 1487
52  [verilog]parameter definition JMJS 14.3.5 1762
51  [verilog]sformat fopen fscanf fwrite fclose JMJS 12.1.31 4719
50  Verilog File I/0,Verilog file handling JMJS 12.1.30 2490
49  Verdi JMJS 10.4.22 3158
48  draw hexa JMJS 10.4.9 1830
47  asfifo - Async FIFO JMJS 10.4.8 1660
46  VHDLÀ» ÀÌ¿ëÇÑ È¸·Î¼³°èÀÇ ÀåÁ¡ JMJS 02.3.14 3315
45  synplify batch JMJS 10.3.8 2417
44  ÀüÀڽðè Type A JMJS 08.11.28 1934
43  I2C Webpage JMJS 08.2.25 1780
42  PC¿¡¼­ °£´ÜÈ÷ Verilog ½ÇÇàÇØº¸±â (Icarus Verilog) JMJS 13.1.14 5941
41  [Verilog]vstring JMJS 17.9.27 2018
40  Riviera Simple Case JMJS 09.4.29 3159
39  [VHDL]DES Example JMJS 07.6.15 2913
38  [verilog]RAM example JMJS 09.6.5 2679
37  ROM example [VerilogHDL, RTL] JMJS 04.5.27 1953
36  Jamie's VHDL Handbook JMJS 08.11.28 2614
35  Dualport RAM example [VerilogHDL, RTL] JMJS 04.5.27 3259
34  RTL Job JMJS 09.4.29 2090
33  [VHDL]type example - package TYPES JMJS 06.2.2 1772
32  [verilog]`define `ifdef `elsif `else `endif ... JMJS 10.5.11 9295
30  [verilog]array_module JMJS 05.12.8 2231
29  [verilog-2001]generate JMJS 05.12.8 3331
28  protected JMJS 05.11.18 1993
27  design¿¡ latch°¡ ÀÖÀ¸¸é ¾ÈµÇ³ª¿ä? JMJS 09.7.20 2803
26  busÀÇ µ¥ÀÌŸ¸¦ °¢ bitº°·Î Ãâ·ÂÇÏ´Â ¹æ¹ýÀº? JMJS 04.11.9 1838
25  component¸¦ »ý¼ºÇؼ­ ´Ù¸¥ °÷¿¡¼­ È£ÃâÇÏ´Â ¹æ¹ý JMJS 04.11.4 2418
23  Array Of Array JMJS 04.8.16 1931
22  dumpfile, dumpvars JMJS 04.7.19 3551
21  Vending Machine Jamie 02.12.16 10022
20  Mini Vending Machine1 Jamie 02.12.10 6889
19  Mini Vending Machine Jamie 02.12.6 9693
18  Key Jamie 02.11.29 4919
17  Stop Watch Jamie 02.11.25 5625
16  Mealy Machine Jamie 02.8.29 6672
15  Moore Machine Jamie 02.8.29 17860
14  Up Down Counter Jamie 02.8.29 4002
13  Up Counter Jamie 02.8.29 2709
12  Edge Detecter Jamie 02.8.29 2906
11  Concept4 Jamie 02.8.28 2057
10  Concept3 Jamie 02.8.28 2001
9  Concept2_1 Jamie 02.8.28 1892
8  Concept2 Jamie 02.8.28 1959
7  Concept1 Jamie 02.8.26 2168
6  Tri State Buffer Jamie 02.8.26 3479
5  8x3 Encoder Jamie 02.8.28 4083
4  3x8 Decoder Jamie 02.8.28 3767
3  4bit Comparator Jamie 02.8.26 3152
2  °¡À§ ¹ÙÀ§ º¸ °ÔÀÓ Jamie 02.8.26 5503
1  Two Input Logic Jamie 02.8.26 2405
[1]