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설계이야기
3x8 Decoder
# 4 Jamie    02.8.28 15:46

1.Spec

오늘은 decoder에 대해 알아보겠습니다.
decoder는  n bit의 입력을 2**n의 서로다른 출력으로 바꾸어주는 기본적인 조합회로 중
하나입니다. 예를들어 38decoder라 하면 입력이 3bit이므로 2**3=8 즉, 8bit의 출력을
내보내는 것을 의미합니다.
decoder의 function은 각각의 입력 조건을 case문을 이용하여 정의한 다음
해당 입력값에 대한 출력값을 정의하면 됩니다.

2.Input/Output



3.RTL Code : decoder38.vhd
  Test Vector : decoder38_tb.vhd

게시물: 93 건, 현재: 1 / 1 쪽
번호 제       목 작성자 등록일 방문
95  draw_hexa.v JMJS 10.6.17 2174
94  jmjsxram3.v JMJS 10.4.9 1908
93  Verilog document JMJS 11.1.24 2490
92  [verilog]o=(c1)? (c2)? 0:1 : (c3)? 2:3; JMJS 09.3.31 2049
91  [verilog]forever, repeat, strobe, realtime, ... JMJS 09.7.6 3521
90  gtkwave PC version JMJS 09.3.30 1858
89  ncsim option example JMJS 08.12.1 4224
88  [영상]keywords for web search JMJS 08.12.1 1861
87  [Verilog]fdisplay fopen fscanf JMJS 11.1.24 6183
86  ncverilog option example JMJS 10.6.8 7607
85  [Verilog]Latch example JMJS 08.12.1 2466
84  Pad verilog example JMJS 01.3.16 4377
83  [ModelSim] vector JMJS 01.3.16 2068
82  RTL Code 분석순서 JMJS 09.4.29 2365
81  [temp]PIPE JMJS 08.10.2 1732
80  [temp]always-forever 무한루프 JMJS 08.10.2 1820
79  YCbCr2RGB.v JMJS 10.5.12 2016
78  [VHDL]rom64x8 JMJS 09.3.27 1620
77  [function]vector_compare JMJS 02.6.19 1586
76  [function]vector2integer JMJS 02.6.19 1657
75  [VHDL]ram8x4x8 JMJS 08.12.1 1543
74  [예]shift JMJS 02.6.19 1886
73  test JMJS 09.7.20 1683
72  test JMJS 09.7.20 1478
71  test JMJS 09.7.20 1411
70  test JMJS 09.7.20 1519
69  test JMJS 09.7.20 1547
68  test JMJS 09.7.20 1466
67  test JMJS 09.7.20 1396
66  test JMJS 09.7.20 1353
65  test JMJS 09.7.20 1466
64  test JMJS 09.7.20 1715
63  test JMJS 09.7.20 1709
62  test JMJS 09.7.20 1636
61  VHDL의 연산자 우선순위 JMJS 09.7.20 3419
60  test JMJS 09.7.20 1410
59  test JMJS 09.7.20 1484
58  test JMJS 09.7.20 1487
57  test JMJS 09.7.20 1423
56  test JMJS 09.7.20 1473
55  verilog 학과 샘플강의 JMJS 16.5.30 2092
54  [verilog]create_generated_clock JMJS 15.4.28 2064
53  [Verilog]JDIFF JMJS 14.7.4 1342
52  [verilog]parameter definition JMJS 14.3.5 1608
51  [verilog]sformat fopen fscanf fwrite fclose JMJS 12.1.31 4564
50  Verilog File I/0,Verilog file handling JMJS 12.1.30 2328
49  Verdi JMJS 10.4.22 2949
48  draw hexa JMJS 10.4.9 1683
47  asfifo - Async FIFO JMJS 10.4.8 1512
46  VHDL을 이용한 회로설계의 장점 JMJS 02.3.14 3149
45  synplify batch JMJS 10.3.8 2268
44  전자시계 Type A JMJS 08.11.28 1770
43  I2C Webpage JMJS 08.2.25 1628
42  PC에서 간단히 Verilog 실행해보기 (Icarus Verilog) JMJS 13.1.14 5775
41  [Verilog]vstring JMJS 17.9.27 1859
40  Riviera Simple Case JMJS 09.4.29 3004
39  [VHDL]DES Example JMJS 07.6.15 2749
38  [verilog]RAM example JMJS 09.6.5 2527
37  ROM example [VerilogHDL, RTL] JMJS 04.5.27 1790
36  Jamie's VHDL Handbook JMJS 08.11.28 2446
35  Dualport RAM example [VerilogHDL, RTL] JMJS 04.5.27 3082
34  RTL Job JMJS 09.4.29 1927
33  [VHDL]type example - package TYPES JMJS 06.2.2 1609
32  [verilog]`define `ifdef `elsif `else `endif ... JMJS 10.5.11 9133
30  [verilog]array_module JMJS 05.12.8 2040
29  [verilog-2001]generate JMJS 05.12.8 3172
28  protected JMJS 05.11.18 1820
27  design에 latch가 있으면 안되나요? JMJS 09.7.20 2630
26  bus의 데이타를 각 bit별로 출력하는 방법은? JMJS 04.11.9 1693
25  component를 생성해서 다른 곳에서 호출하는 방법 JMJS 04.11.4 2252
23  Array Of Array JMJS 04.8.16 1782
22  dumpfile, dumpvars JMJS 04.7.19 3402
21  Vending Machine Jamie 02.12.16 9862
20  Mini Vending Machine1 Jamie 02.12.10 6701
19  Mini Vending Machine Jamie 02.12.6 9517
18  Key Jamie 02.11.29 4752
17  Stop Watch Jamie 02.11.25 5481
16  Mealy Machine Jamie 02.8.29 6511
15  Moore Machine Jamie 02.8.29 17600
14  Up Down Counter Jamie 02.8.29 3819
13  Up Counter Jamie 02.8.29 2552
12  Edge Detecter Jamie 02.8.29 2748
11  Concept4 Jamie 02.8.28 1896
10  Concept3 Jamie 02.8.28 1847
9  Concept2_1 Jamie 02.8.28 1731
8  Concept2 Jamie 02.8.28 1804
7  Concept1 Jamie 02.8.26 2008
6  Tri State Buffer Jamie 02.8.26 3316
5  8x3 Encoder Jamie 02.8.28 3913
4  3x8 Decoder Jamie 02.8.28 3585
3  4bit Comparator Jamie 02.8.26 2981
2  가위 바위 보 게임 Jamie 02.8.26 5335
1  Two Input Logic Jamie 02.8.26 2251
[1]