LogIn E-mail
설계이야기
draw hexa
# 48 JMJS    10.4.9 05:31

module hexa ();
wire [0:511] c={
                        //0
                        4'b_0_1_0_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_1_0_0,
                        4'b_0_0_0_0,
                        //1
                        4'b_0_1_0_0,
                        4'b_1_1_0_0,
                        4'b_0_1_0_0,
                        4'b_0_1_0_0,
                        4'b_0_1_0_0,
                        4'b_0_1_0_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //2
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_0_0_1_0,
                        4'b_1_1_1_0,
                        4'b_1_0_0_0,
                        4'b_1_0_0_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //3
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_1_1_0,
                        4'b_0_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //4
                        4'b_0_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_0_0,
                        //5
                        4'b_1_1_1_0,
                        4'b_1_0_0_0,
                        4'b_1_0_0_0,
                        4'b_1_1_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //6
                        4'b_1_1_0_0,
                        4'b_1_0_0_0,
                        4'b_1_0_0_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //7
                        4'b_1_1_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_0_0,
                        //8
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //9
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //a
                        4'b_0_1_0_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_0_0_0_0,
                        //b
                        4'b_1_0_0_0,
                        4'b_1_0_0_0,
                        4'b_1_0_0_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_0_0,
                        4'b_0_0_0_0,
                        //c
                        4'b_0_0_0_0,
                        4'b_0_0_0_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_0_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //d
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_0_0_1_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_0_1_0,
                        4'b_0_1_1_0,
                        4'b_0_0_0_0,
                        //e
                        4'b_0_0_0_0,
                        4'b_0_0_0_0,
                        4'b_1_1_1_0,
                        4'b_1_0_1_0,
                        4'b_1_1_1_0,
                        4'b_1_0_0_0,
                        4'b_1_1_1_0,
                        4'b_0_0_0_0,
                        //f
                        4'b_0_0_0_0,
                        4'b_0_1_1_0,
                        4'b_0_1_0_0,
                        4'b_1_1_1_0,
                        4'b_0_1_0_0,
                        4'b_0_1_0_0,
                        4'b_0_1_0_0,
                        4'b_0_0_0_0
};

reg        [9:0]        x,y;
wire        [3:0]        t={x[5],x[3],x[6],x[4]}+{y[4],y[5],y[7],y[6]};
wire        [8:0]        a={t[3:0],y[3:1],x[2:1]};
wire                p=c[a];
reg        [23:0]        rgb;
initial begin
        for(y=0;y<320;y=y+1) begin
        for(x=0;x<240;x=x+1) begin
                if(p) rgb<=24'hffffff; else rgb<=0;
                #1;
                $display("%h",rgb);
                #1;
        end
        end
        $finish;
end

endmodule

첨부파일: Makefile draw_hexa.v
게시물: 93 건, 현재: 1 / 1 쪽
번호 제       목 작성자 등록일 방문
95  draw_hexa.v JMJS 10.6.17 1895
94  jmjsxram3.v JMJS 10.4.9 1681
93  Verilog document JMJS 11.1.24 2244
92  [verilog]o=(c1)? (c2)? 0:1 : (c3)? 2:3; JMJS 09.3.31 1816
91  [verilog]forever, repeat, strobe, realtime, ... JMJS 09.7.6 3264
90  gtkwave PC version JMJS 09.3.30 1642
89  ncsim option example JMJS 08.12.1 3956
88  [영상]keywords for web search JMJS 08.12.1 1627
87  [Verilog]fdisplay fopen fscanf JMJS 11.1.24 5903
86  ncverilog option example JMJS 10.6.8 7233
85  [Verilog]Latch example JMJS 08.12.1 2255
84  Pad verilog example JMJS 01.3.16 4140
83  [ModelSim] vector JMJS 01.3.16 1836
82  RTL Code 분석순서 JMJS 09.4.29 2123
81  [temp]PIPE JMJS 08.10.2 1528
80  [temp]always-forever 무한루프 JMJS 08.10.2 1582
79  YCbCr2RGB.v JMJS 10.5.12 1781
78  [VHDL]rom64x8 JMJS 09.3.27 1401
77  [function]vector_compare JMJS 02.6.19 1348
76  [function]vector2integer JMJS 02.6.19 1450
75  [VHDL]ram8x4x8 JMJS 08.12.1 1332
74  [예]shift JMJS 02.6.19 1650
73  test JMJS 09.7.20 1438
72  test JMJS 09.7.20 1270
71  test JMJS 09.7.20 1195
70  test JMJS 09.7.20 1323
69  test JMJS 09.7.20 1344
68  test JMJS 09.7.20 1257
67  test JMJS 09.7.20 1172
66  test JMJS 09.7.20 1150
65  test JMJS 09.7.20 1255
64  test JMJS 09.7.20 1489
63  test JMJS 09.7.20 1474
62  test JMJS 09.7.20 1400
61  VHDL의 연산자 우선순위 JMJS 09.7.20 3149
60  test JMJS 09.7.20 1178
59  test JMJS 09.7.20 1262
58  test JMJS 09.7.20 1279
57  test JMJS 09.7.20 1209
56  test JMJS 09.7.20 1281
55  verilog 학과 샘플강의 JMJS 16.5.30 1826
54  [verilog]create_generated_clock JMJS 15.4.28 1813
53  [Verilog]JDIFF JMJS 14.7.4 1146
52  [verilog]parameter definition JMJS 14.3.5 1405
51  [verilog]sformat fopen fscanf fwrite fclose JMJS 12.1.31 4241
50  Verilog File I/0,Verilog file handling JMJS 12.1.30 2096
49  Verdi JMJS 10.4.22 2649
48  draw hexa JMJS 10.4.9 1476
47  asfifo - Async FIFO JMJS 10.4.8 1305
46  VHDL을 이용한 회로설계의 장점 JMJS 02.3.14 2914
45  synplify batch JMJS 10.3.8 2047
44  전자시계 Type A JMJS 08.11.28 1562
43  I2C Webpage JMJS 08.2.25 1420
42  PC에서 간단히 Verilog 실행해보기 (Icarus Verilog) JMJS 13.1.14 5383
41  [Verilog]vstring JMJS 17.9.27 1675
40  Riviera Simple Case JMJS 09.4.29 2772
39  [VHDL]DES Example JMJS 07.6.15 2539
38  [verilog]RAM example JMJS 09.6.5 2315
37  ROM example [VerilogHDL, RTL] JMJS 04.5.27 1599
36  Jamie's VHDL Handbook JMJS 08.11.28 2225
35  Dualport RAM example [VerilogHDL, RTL] JMJS 04.5.27 2847
34  RTL Job JMJS 09.4.29 1700
33  [VHDL]type example - package TYPES JMJS 06.2.2 1387
32  [verilog]`define `ifdef `elsif `else `endif ... JMJS 10.5.11 8789
30  [verilog]array_module JMJS 05.12.8 1747
29  [verilog-2001]generate JMJS 05.12.8 2954
28  protected JMJS 05.11.18 1586
27  design에 latch가 있으면 안되나요? JMJS 09.7.20 2422
26  bus의 데이타를 각 bit별로 출력하는 방법은? JMJS 04.11.9 1516
25  component를 생성해서 다른 곳에서 호출하는 방법 JMJS 04.11.4 2021
23  Array Of Array JMJS 04.8.16 1597
22  dumpfile, dumpvars JMJS 04.7.19 3189
21  Vending Machine Jamie 02.12.16 9586
20  Mini Vending Machine1 Jamie 02.12.10 6419
19  Mini Vending Machine Jamie 02.12.6 9243
18  Key Jamie 02.11.29 4534
17  Stop Watch Jamie 02.11.25 5277
16  Mealy Machine Jamie 02.8.29 6115
15  Moore Machine Jamie 02.8.29 16447
14  Up Down Counter Jamie 02.8.29 3549
13  Up Counter Jamie 02.8.29 2338
12  Edge Detecter Jamie 02.8.29 2512
11  Concept4 Jamie 02.8.28 1663
10  Concept3 Jamie 02.8.28 1659
9  Concept2_1 Jamie 02.8.28 1523
8  Concept2 Jamie 02.8.28 1616
7  Concept1 Jamie 02.8.26 1808
6  Tri State Buffer Jamie 02.8.26 3087
5  8x3 Encoder Jamie 02.8.28 3673
4  3x8 Decoder Jamie 02.8.28 3356
3  4bit Comparator Jamie 02.8.26 2781
2  가위 바위 보 게임 Jamie 02.8.26 5091
1  Two Input Logic Jamie 02.8.26 2060
[1]