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설계이야기
design에 latch가 있으면 안되나요?
# 27 JMJS    09.7.20 16:02

VHDL coding을 해서 synthesis를 하다보면 latch에 대한 warnning message를 얻는 경우가 종종 있습니다. 그럴 경우 뭔가 design에 문제가 있구나 하고 걱정을 하게 되는데요, 설계자가 의도했던 경우라면 별로 문제가 될게 없겠지만 그렇지 않은 경우 가능한 latch를 없애주거나(flipflop으로 대치를 하면 좋겠지요.) if 조건문에서 else와 같은 예외처리 구문을 check해 보시는것이  좋습니다.

아래의 경우가 그런 경우입니다.
con이 '0'일 경우를 처리하지 않았기 때문에 con이 '0'일 때에는 이전출력값을 그대로 유지하게 만듭니다.

library ieee;
use ieee.std_logic_1164.all;

entity concept2 is
    port (con, data_in : in  std_logic;
          data_out     : out std_logic);
end concept2;

architecture JMJS_Logic of concept2 is
begin
    process(con, data_in)
    begin
        if(con = '1') then
            data_out <= data_in;
        end if;
    end process;
end JMJS_Logic;

따라서 위 VHDL code를 수정해서 con이 '0'일 경우에 대한 정의를 해야 합니다.

library ieee;
use ieee.std_logic_1164.all;

entity concept2_1 is
    port (con, data_in : in  std_logic;
          data_out     : out std_logic);
end concept2_1;

architecture JMJS_Logic of concept2_1 is
begin
    process(con, data_in)
    begin
        data_out <= '0';         ---- 아래 if문의 else애 해당하는 구문
        if(con = '1') then
            data_out <= data_in;
        end if;
    end process;
end JMJS_Logic;

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