LogIn E-mail
설계이야기
design에 latch가 있으면 안되나요?
# 27 JMJS    09.7.20 16:02

VHDL coding을 해서 synthesis를 하다보면 latch에 대한 warnning message를 얻는 경우가 종종 있습니다. 그럴 경우 뭔가 design에 문제가 있구나 하고 걱정을 하게 되는데요, 설계자가 의도했던 경우라면 별로 문제가 될게 없겠지만 그렇지 않은 경우 가능한 latch를 없애주거나(flipflop으로 대치를 하면 좋겠지요.) if 조건문에서 else와 같은 예외처리 구문을 check해 보시는것이  좋습니다.

아래의 경우가 그런 경우입니다.
con이 '0'일 경우를 처리하지 않았기 때문에 con이 '0'일 때에는 이전출력값을 그대로 유지하게 만듭니다.

library ieee;
use ieee.std_logic_1164.all;

entity concept2 is
    port (con, data_in : in  std_logic;
          data_out     : out std_logic);
end concept2;

architecture JMJS_Logic of concept2 is
begin
    process(con, data_in)
    begin
        if(con = '1') then
            data_out <= data_in;
        end if;
    end process;
end JMJS_Logic;

따라서 위 VHDL code를 수정해서 con이 '0'일 경우에 대한 정의를 해야 합니다.

library ieee;
use ieee.std_logic_1164.all;

entity concept2_1 is
    port (con, data_in : in  std_logic;
          data_out     : out std_logic);
end concept2_1;

architecture JMJS_Logic of concept2_1 is
begin
    process(con, data_in)
    begin
        data_out <= '0';         ---- 아래 if문의 else애 해당하는 구문
        if(con = '1') then
            data_out <= data_in;
        end if;
    end process;
end JMJS_Logic;

게시물: 93 건, 현재: 1 / 1 쪽
[1]
번호 제       목 작성자 등록일 방문
95  draw_hexa.v JMJS 10.6.17 2343
94  jmjsxram3.v JMJS 10.4.9 2052
93  Verilog document JMJS 11.1.24 2637
92  [verilog]o=(c1)? (c2)? 0:1 : (c3)? 2:3; JMJS 09.3.31 2221
91  [verilog]forever, repeat, strobe, realtime, ... JMJS 09.7.6 3722
90  gtkwave PC version JMJS 09.3.30 1977
89  ncsim option example JMJS 08.12.1 4392
88  [영상]keywords for web search JMJS 08.12.1 2014
87  [Verilog]fdisplay fopen fscanf JMJS 11.1.24 6399
86  ncverilog option example JMJS 10.6.8 7799
85  [Verilog]Latch example JMJS 08.12.1 2593
84  Pad verilog example JMJS 01.3.16 4585
83  [ModelSim] vector JMJS 01.3.16 2213
82  RTL Code 분석순서 JMJS 09.4.29 2496
81  [temp]PIPE JMJS 08.10.2 1855
80  [temp]always-forever 무한루프 JMJS 08.10.2 1943
79  YCbCr2RGB.v JMJS 10.5.12 2143
78  [VHDL]rom64x8 JMJS 09.3.27 1739
77  [function]vector_compare JMJS 02.6.19 1698
76  [function]vector2integer JMJS 02.6.19 1795
75  [VHDL]ram8x4x8 JMJS 08.12.1 1652
74  [예]shift JMJS 02.6.19 2021
73  test JMJS 09.7.20 1770
72  test JMJS 09.7.20 1593
71  test JMJS 09.7.20 1525
70  test JMJS 09.7.20 1621
69  test JMJS 09.7.20 1668
68  test JMJS 09.7.20 1577
67  test JMJS 09.7.20 1484
66  test JMJS 09.7.20 1461
65  test JMJS 09.7.20 1557
64  test JMJS 09.7.20 1841
63  test JMJS 09.7.20 1836
62  test JMJS 09.7.20 1746
61  VHDL의 연산자 우선순위 JMJS 09.7.20 3697
60  test JMJS 09.7.20 1514
59  test JMJS 09.7.20 1566
58  test JMJS 09.7.20 1607
57  test JMJS 09.7.20 1533
56  test JMJS 09.7.20 1576
55  verilog 학과 샘플강의 JMJS 16.5.30 2329
54  [verilog]create_generated_clock JMJS 15.4.28 2217
53  [Verilog]JDIFF JMJS 14.7.4 1457
52  [verilog]parameter definition JMJS 14.3.5 1720
51  [verilog]sformat fopen fscanf fwrite fclose JMJS 12.1.31 4696
50  Verilog File I/0,Verilog file handling JMJS 12.1.30 2497
49  Verdi JMJS 10.4.22 3165
48  draw hexa JMJS 10.4.9 1795
47  asfifo - Async FIFO JMJS 10.4.8 1617
46  VHDL을 이용한 회로설계의 장점 JMJS 02.3.14 3308
45  synplify batch JMJS 10.3.8 2375
44  전자시계 Type A JMJS 08.11.28 1863
43  I2C Webpage JMJS 08.2.25 1739
42  PC에서 간단히 Verilog 실행해보기 (Icarus Verilog) JMJS 13.1.14 6239
41  [Verilog]vstring JMJS 17.9.27 2014
40  Riviera Simple Case JMJS 09.4.29 3176
39  [VHDL]DES Example JMJS 07.6.15 2863
38  [verilog]RAM example JMJS 09.6.5 2669
37  ROM example [VerilogHDL, RTL] JMJS 04.5.27 1886
36  Jamie's VHDL Handbook JMJS 08.11.28 2527
35  Dualport RAM example [VerilogHDL, RTL] JMJS 04.5.27 3175
34  RTL Job JMJS 09.4.29 2031
33  [VHDL]type example - package TYPES JMJS 06.2.2 1717
32  [verilog]`define `ifdef `elsif `else `endif ... JMJS 22.6.13 9745
30  [verilog]array_module JMJS 05.12.8 2104
29  [verilog-2001]generate JMJS 05.12.8 3375
28  protected JMJS 05.11.18 1936
27  design에 latch가 있으면 안되나요? JMJS 09.7.20 2773
26  bus의 데이타를 각 bit별로 출력하는 방법은? JMJS 04.11.9 1805
25  component를 생성해서 다른 곳에서 호출하는 방법 JMJS 04.11.4 2350
23  Array Of Array JMJS 04.8.16 1936
22  dumpfile, dumpvars JMJS 04.7.19 3561
21  Vending Machine Jamie 02.12.16 10181
20  Mini Vending Machine1 Jamie 02.12.10 6868
19  Mini Vending Machine Jamie 02.12.6 9804
18  Key Jamie 02.11.29 4955
17  Stop Watch Jamie 02.11.25 5720
16  Mealy Machine Jamie 02.8.29 6705
15  Moore Machine Jamie 02.8.29 17415
14  Up Down Counter Jamie 02.8.29 3940
13  Up Counter Jamie 02.8.29 2647
12  Edge Detecter Jamie 02.8.29 2901
11  Concept4 Jamie 02.8.28 2021
10  Concept3 Jamie 02.8.28 1956
9  Concept2_1 Jamie 02.8.28 1842
8  Concept2 Jamie 02.8.28 1904
7  Concept1 Jamie 02.8.26 2149
6  Tri State Buffer Jamie 02.8.26 3445
5  8x3 Encoder Jamie 02.8.28 4108
4  3x8 Decoder Jamie 02.8.28 3807
3  4bit Comparator Jamie 02.8.26 3151
2  가위 바위 보 게임 Jamie 02.8.26 5577
1  Two Input Logic Jamie 02.8.26 2383
[1]